Artikel-ID: 000095615 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 20.05.2024

Interner Fehler: Subsystem: TILEIP, Datei: /quartus/db/tileip/tileip_writer.cpp, Zeile:3784

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Windows 11, 64-bit*

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das F-Tile Low Latency 50G Ethernet FPGA Soft-IP kann aufgrund der Verwendung einer Einschränkung "vsr-mode=VSR_MODE_LOW_LOSS" nicht kompiliert werden, was zu einem Kompilierungsfehler in der Quartus® Prime Pro Edition Software Version 23.2 führt.

    Unten sind die Fehler-Snapshots aufgeführt.

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die Einstellung alt_e50_f_hw.qsf in der Quartus® Prime Pro Edition-Software Version 23.2 als vsr_mode=VSR_MODE_LOW_LOSS .

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Agilex™ FPGA Development Kit der I-Reihe
    Intel® Agilex™ FPGAs und SoC FPGAs

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.