Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 ist das refclk_fgt_enabled_[n] -Ausgangssignal auf den F-Tile Reference und System PLL Clocks FPGA IP immer 1'b0, wenn Sie den Monitormodus aktivieren, indem Sie en_refclk_fgt_[n][1..0] auf 2'b11 setzen. Das refclk_fgt_enabled_[n] -Signal funktioniert nur, wenn das en_refclk_fgt_[n] -Signal auf 2'b00 (REFCLK deaktivieren) oder 2'b01 (REFCLK aktivieren) gesetzt ist.
Sie sollten das Signal en_refclk_fgt_[n][1..0] nicht auf 2'b11 setzen. Wenn Sie den Status Ihres F-Tile FGT-Transceiver-Referenztakts überwachen möchten, können Sie dies durch Überwachung des tx_pll_locked-Signals des F-Tile PMA/FEC Direct PHY FPGA IP ableiten
Dieses Problem wurde in der Quartus® Prime Pro Edition-Software Version 23.3 behoben.