Artikel-ID: 000095590 Inhaltstyp: Errata Letzte Überprüfung: 03.10.2023

Warum können F-Tile-Varianten mit aktiviertem PTP- und Tx-PTP-Klassifikator im Ethernet-Subsystem Intel® FPGA IP bei Verwendung des Synopsys* VCS-Simulators nicht kompiliert werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 23.2 können F-Tile-Varianten mit aktiviertem PTP und PTP-Paketklassifizierer im Ethernet-Subsystem-Intel® FPGA IP nicht kompiliert werden, wenn der Synopsys* VCS-Simulator verwendet wird.

    Dieses Problem wirkt sich nicht auf andere unterstützte Simulatoren aus.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie den Schalter "-ignore initializer_driver_checks" zum Abschnitt USER_DEFINED_ELAB_OPTIONS der Datei run_vcs.sh hinzu, der sich im Verzeichnis <example design project name>/example_testbench befindet.

    Dieses Problem wurde in Version 23.3 der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.