Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 23.2 funktioniert das Designbeispiel für eine F-Tile-Variante mit aktivierten FHT-Ports innerhalb des Ethernet-Subsystems Intel® FPGA IP nicht korrekt, wenn es auf ein Intel Agilex® 7 FPGA I-Reihe Transceiver-SoC Development Kit (4x F-Tile) ausgerichtet ist.
Um dieses Problem zu umgehen, führen Sie die unten gezeigten Schritte aus:
1.) Öffnen Sie die Datei hw_hssi_ss_f_top.qsf, die sich im Verzeichnis <example design project name>/hardware_test_design befindet
2.) Ändern Sie die Pinbelegung für i_clk_ref[0] wie folgt:
VON: set_location_assignment PIN_R14 -bis i_clk_ref[0]
TO: set_location_assignment PIN_P13 -to i_clk_ref[0]
3.) Kompilieren Sie Ihr Projekt in der Intel® Quartus® Prime Pro Edition Software neu
4.) Verwenden Sie die Clock Controller GUI des Entwicklungskits , um den Wert von Si5394 (U118), OUT3 auf 156,25 MHz einzustellen
5.) Programmieren Sie Ihr Projekt auf das Entwicklungskit
Dieses Problem wurde in Version 23.3 der Intel® Quartus® Prime Pro Edition Software behoben.