Artikel-ID: 000095586 Inhaltstyp: Errata Letzte Überprüfung: 12.11.2024

Warum simuliert meine E-Tile-Variante mit aktivierter dynamischer Rekonfiguration innerhalb des Ethernet-Subsystems FPGA IP nicht korrekt mit dem Synopsys* VCS-Simulator?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.2 können E-Tile-Varianten mit aktivierter dynamischer Rekonfiguration innerhalb des Ethernet-Subsystem-FPGA IP bei Verwendung des Synopsys* VCS-Simulators nicht korrekt simuliert werden. Die Simulation kann nicht abgeschlossen werden.

    Dieses Problem wirkt sich nicht auf andere unterstützte Simulationswerkzeuge aus.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie den Schalter "-debug_access+all" zum USER_DEFINED_ELAB_OPTIONS-Abschnitt der Datei "run_vcs.sh" hinzu, die im Verzeichnis <example design project name>/example_testbench enthalten ist.

    Dieses Problem wurde in Version 24.2 der Quartus® Prime Pro Edition-Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.