Während der Support-Logic-Generierungsphase ordnet die Quartus™ Prime Pro Edition Software die Rangfolge von SDC-Dateien (Synopsys Design Constraints) in Projekten, in denen eine beliebige F-Tile-IP instanziiert wird, neu an. Diese Anpassung wird vorgenommen, um unerwartete Fehler aufgrund einer falschen SDC-Bestellung zu vermeiden. Es ist wichtig zu beachten, dass dieses Verhalten nicht auf einen Fehler hinweist. Es kann jedoch zu Fehlern beim Definieren von Einschränkungen führen, die auf Takten basieren, die während der Tile Logic Generation-Phase generiert werden. Dies liegt daran, dass die Einschränkungen auf Takte abzielen können, die nach der Logikgenerierungsphase auf der Grundlage der neuen SDC-Reihenfolge noch nicht definiert wurden.
Wenn Sie aus irgendeinem Grund Ihre eigenen Einschränkungen von Tile-Uhren ableiten müssen, führen Sie die folgenden Schritte aus:
- Führen Sie die Phasen der IP-Generierung und der Support-Logikgenerierung aus.
- Gehen Sie über die GUI zu Zuweisungen > Einstellungen > Timing Analyzer und verwenden Sie die Schaltflächen "Up" und "Down", um die Dateien nach Bedarf neu anzuordnen. Andernfalls öffnen Sie Ihre QSF-Datei (Quartus Settings File) und ordnen Sie die Reihenfolge der SDC-Dateien neu an.
- Führen Sie die nächsten Kompilierungsschritte aus: Analyse und Synthese, Fitter und Assembler.