Möglicherweise sehen Sie in Ihrem Intel Agilex® 7 Gerät mit F-Tile Transceivern Intel® Quartus® kritische Warnmeldungen wie die folgenden, wenn Sie die Intel® Quartus® Prime Pro Edition Software Version 23.1 verwenden.
Kritische Warnung(23469): Der Block <weg>|x_bb_f_ux_tx hat die folgenden Parameter nicht festgelegt
Info(23470): Parameter txeq_main_tap
Info(23470): Parameter txeq_post_tap_1
Info(23470): Parameter txeq_pre_tap_1
Info(23470): Parameter txeq_pre_tap_2
Kritische Warnung(23469): Der Block <weg>|x_bb_f_ux_rx hat die folgenden Parameter nicht festgelegt
Info(23470): Parameter rxeq_dfe_data_tap_1
Info(23470): Parameter rxeq_hf_boost
Info(23470): Parameter rxeq_vga_gain
Um die Transmitter-Warnungen zu entfernen, sollten Sie QSF-Beschränkungen (Quartus Settings File) entsprechend Ihren Anforderungen an Kanalverlust hinzufügen. Sie können zum Beispiel Folgendes eingeben:
set_instance_assignment -name HSSI_PARAMETER "txeq_main_tap=35" zu <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_1=5" –zu <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_2=0" zu <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_post_tap_1=0" zu <pin_name>
Die meisten Intel F-Tile Transceiver IP wie die unten aufgeführten verwenden die automatische RX-Adaptation. In diesem Fall können Sie die kritischen Warnungen rxeq_dfe_data_tap_1, rxeq_hf_boost und rxeq_vga_gain, die für die manuelle RX-Gleichstellung verwendet werden, sicher ignorieren. Wenn Sie diese kritischen Warnungen entfernen möchten, können Sie QSF-Zuweisungen gemäß der Tabelle unten hinzufügen, die aus den Intel IP Designbeispielen in Intel® Quartus® Prime Pro Edition Software Version 23.1 bestimmt wurden.
| rxeq_dfe_data_tap_1 | rxeq_hf_boost | rxeq_vga_gain | |
| F-Tile Ethernet IntelFPGA Hard IP | 0 | 0 | 60 |
| F-Tile JESD204C Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Serial Lite IV Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Interlaken Intel FPGA IP | 0 | 0 | 60 |
| F-Tile CPRI PHY-Intel FPGA IP | 0 | 0 | 60 |
| F-Kachel-PMA/FEC-DirectPHY-Multiraten-Designbeispiel | 0 | 0 | 60 |
| F-Tile Ethernet Multirate-Designbeispiel | 0 | 0 | 60 |
| F-Tile CPRI Multirate-Designbeispiel | 0 | 0 | 60 |
| F-Tile HDMI-Intel FPGA IP | 0 | 0 | 60 |
| F-Tile SDI II Intel FPGA IP | 0 | 0 | 60 |
| F-Tile DisplayPort-Intel FPGA IP | 0 | 0 | 37 |
Zum Beispiel würde Folgendes für die F-Tile Ethernet-Intel FPGA Hard IP verwendet.
set_instance_assignment -name HSSI_PARAMETER "rxeq_dfe_data_tap_1=0" zu <pin_name>
set_instance_assignment -name HSSI_PARAMETER "rxeq_hf_boost=0" zu <pin_name>
set_instance_assignment -name HSSI_PARAMETER "rxeq_vga_gain=60" zu <pin_name>
Möglicherweise sehen Sie einen Intel® Quartus® Tile Logic Generation (QTLG) Fehler, wenn Sie andere Werte als die Tabelle verwenden.
Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.