Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.1 und früher können Sie unten ähnliche Fehler sehen, wenn Sie das VHDL-Designbeispiel für Intel Agilex® 7 Geräte-EMIF-IP im Cadence NCSim* oder den Cadence Xcelium* Simulatoren kompilieren.
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): Calbus_rdata_1 des Fremdmodulports muss mit dem Port/Signal der Entität/Komponente ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: Zeile 65, Position 66).
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): Calbus_seq_param_tbl_1 des Fremdmodulports des Modus muss mit dem Port/Signal der Entität/Komponente ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH verbunden sein (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: Zeile 65, Position 66)
Das Problem wurde ab der Intel® Quartus® Prime Pro Edition Software v21.3 behoben.