Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software v23.1 können Sie beim Einsatz der PCIe PHY und nicht von PCIe PHY mit PMA-Taktmodus auf demselben F-Kachel auf Intel Agilex® 7 Geräten den folgenden Fehler bei der Unterstützungslogik sehen:
Fehler(21842): Support-Logik kann nicht generiert werden, da im Design verwendete IP-Komponenten widersprüchliche Einstellungen haben
Fehler: Design kann nicht auf verfügbare F-Tiles programmiert werden, da bestimmte Standortbeschränkungen widersprüchlich sind oder weil das Design im Vergleich zu dem, was auf dem aktuellen Gerät verfügbar ist, mehr Ressourcen benötigt.
Dieser Fehler tritt nicht auf, wenn eine zusätzliche nicht-PCIe-PHY mit System-PLL-Taktmodus verwendet wird und ein System-PLL für die nicht-PCIe-PHY mit System-PLL-Taktmodus aktiviert wurde.
Dieser Fehler tritt auf, wenn ein System-PLL für die Konfiguration von Nicht-PCIe-PHYs nicht aktiviert wurde.
Um dieses Problem zu umgehen, aktivieren Sie das System PLL #0 für die Konfiguration der PMA Direct PHY mit PMA-Taktmodus und lassen Sie den Ausgabe-Takt des Systems PLL #0 nicht angeschlossen. Für die Problemumgehung müssen Sie System PLL #0 und nicht System PLL #1 oder #2 verwenden. System PLL #1 oder #2 sollte für den PCIe-Intel FPGA IP verwendet werden.