Artikel-ID: 000094923 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 19.05.2023

Warum schlägt die Intel® Stratix®10 Ethernet 10G MAC Intel® FPGA IP Beispiel-Designsimulation fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 23.1 oder früher wird der folgende Fehler in der Simulation angezeigt, wenn das Designbeispiel verwendet wird, das von der voreingestellten Einstellung 10M/100M/1G/2,5G/5G/10G (USXGMII) generiert wurde.


    Anzahl ** Fehler: .. /models/altera_eth_top.sv(128): Modul "altera_eth_top_auto_tiles" ist nicht definiert.

    Lösung

    Für dieses Problem gibt es keine Problemumgehung.
    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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