Artikel-ID: 000094690 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.06.2023

Warum bleibt die E-Tile Ethernet IP für Intel Agilex® 7 FPGA bei der dynamischen 100G-PAM4-Neukonfiguration stecken?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • E-tile Hard IP für Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Fehlers in der E-Tile Ethernet IP für Intel Agilex® 7 FPGA können "DR_busy" stecken bleiben, wenn Sie den IP-Reset (i_csr_rst_n) während der dynamischen Neukonfiguration verwenden, "DR_busy" stecken bleiben, kann "wait_for_ehipg_cfg_load_done" nicht erreicht werden. Diese Situation kann nicht durch Zurücksetzen der IP wiederhergestellt werden. Nur wenn Sie das FPGA Image erneut herunterladen, kann der Link wiederhergestellt werden.

    Lösung

    Dieses Problem ist ab der Intel® Quartus® Prime Pro Edition Software Version 23.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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