Beim Versuch, einen Entwurf mit TX LVDS SERDES zu kompilieren, der mehrere Bänke abdeckt, wird der Fitter <Betrag> Peripheriekomponente(n) aufgrund von Konflikten mit bestehenden Randbedingungen (<Menge> LVDS_CHANNEL(s))" nicht angezeigt.
Der Fehler tritt auf, wenn die Kanäle nicht auf derselben Bank wie die PLL platziert sind, da die erste dem SERDES IP-Block zugeordnet ist. Beispielsweise werden die Pins den Bänken 3B, 3C und 3D zugewiesen, wobei der Referenztakt für die PLL einem CLK-Pin auf Bank 3C zugewiesen ist.
Die Anordnung ist wie folgt:
3A: tx_data[0..15]
3B: tx_data[16..38]
3C: tx_data[39..51]
Wenden Sie sich an Ihren Anwendungstechniker vor Ort, um dieses Problem zu umgehen, und geben Sie die Fehler-ID an: 15012251590.
Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.