Dieser Fehler kann auftreten, wenn der LVDS SERDES Intel® FPGA IP Sender von einer PLL von angrenzenden I/O-Banken in Intel® Arria® 10 Geräten angetrieben wird.
Die Intel® Quartus® Prime Pro Edition Software erlaubt es I/O-PLLs nicht, Senderkanäle in angrenzenden I/O-Banken zu steuern. Dies führt zu zusätzlichen Schwankungen auf TX-Kanälen, die durch den Taktweg, der den Kern bzw. die kaskadierten PLLs durchläuft, verursacht werden.
Wenn eine I/O-Bank PLL Senderkanäle in angrenzenden I/O-Banken antreibt, muss sie mindestens einen Senderkanal in derselben Bank ansteuern.
Das Intel® Arria® 10 Core Fabric und das Handbuch für Allzweck-I/Os werden aktualisiert, um die LVDS-Platzierungsrichtlinie wie unten gezeigt zu hervorheben:
Die I/O-Bank PLL kann die differentialen Senderkanäle in einer angrenzenden I/O-Bank nur unter folgenden Bedingungen steuern:
- Die Schnittstelle ist eine breite LVDS SERDES Intel® FPGA IP Senderschnittstelle, die mehrere I/O-Banken überspannt.
- Wenn tx_outclock aktiviert ist, verfügt der Sender über mehr als 22 Kanäle
- Bei deaktiviertem tx_outclock hat der Sender mehr als 23 Kanäle
- Das PLL treibt auch mindestens einen Senderkanal in seiner eigenen I/O-Bank an