Artikel-ID: 000094606 Inhaltstyp: Wartung und Leistung Letzte Überprüfung: 06.08.2024

Warum erfüllt PFL-II IP nicht die Agilex™ 7 'nCONFIG high to nSTATUS high' Timing-Spezifikationen für FPGA Konfiguration?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 20.1 tritt bei der PFL-II IP bei 5 ms eine Zeitüberschreitung auf. Die erwartete maximale Konfigurationszeit aus dem Datenblatt beträgt 20 ms für Agilex™ 7.

    Lösung

    Um dieses Problem zu umgehen, kann der Benutzer den IP-Parameter der obersten Ebene mit dem Namen "CONF_WAIT_TIMER_WIDTH" ändern, indem er +2 hinzufügt.

    Dieses Problem wurde in der Quartus® Prime Pro Edition Software Version 23.2 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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