Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.4 F-Tile DisplayPort Intel® FPGA IP Design Example gibt es einen Bug im Simulationsmodell, bei dem die Rx Phy Top das Hardware-Lane-Testverhalten nachahmt, das von der DisplayPort FMC Tochterkarte erforderlich war, aber der Simulationstest nicht den gleichen Lane-Test beinhaltete.
Dies führt dazu, dass der Rx CRC falsche Werte anzeigt.
Um dieses Problem für die Intel® Quartus® Prime Pro Edition Software Version 22.4 zu beheben, führen Sie eine Zurücksetzung der Tx-Paralleldaten durch, indem Sie die unten aufgeführten Schritte implementieren:
Ändern Sie die Datei "<>/simulation/rtl/tx_phy/tx_phy_top.sv".
Ändern Sie den folgenden Paramatiker:
Parameter LANE_POLARITY_INVERTED = 0
Und fügen Sie folgenden Code hinzu:
zuweisen gxb_tx_clkout = tx_ls_clkout[3];
zuweisen tx_cadence_fast_clk = tx_syspll_clkout[3];
assign tx_parallel_data = (dp_tx_link_rate_sync < 8'd6) ?
{24'd0,tx_parallel_data_i[16+:16], 1'd0,tx_parallel_valid[0], 22'd0,tx_parallel_data_i[0+:16],
24'd0,tx_parallel_data_i[56+:16], 1'd0,tx_parallel_valid[1], 22'd0,tx_parallel_data_i[40+:16],
24'd0,tx_parallel_data_i[96+:16], 1'd0,tx_parallel_valid[2], 22'd0,tx_parallel_data_i[80+:16],
24'd0,tx_parallel_data_i[136+:16], 1'd0,tx_parallel_valid[3], 22'd0,tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20], 1'd0,tx_parallel_valid[0], 18'd0,tx_parallel_data_i[0+:20],
20'd0,tx_parallel_data_i[60+:20], 1'd0,tx_parallel_valid[1], 18'd0,tx_parallel_data_i[40+:20],
20'd0,tx_parallel_data_i[100+:20], 1'd0,tx_parallel_valid[2], 18'd0,tx_parallel_data_i[80+:20],
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]};
Dieses Problem wurde in der Intel® Quartus® Prime Pro Edition Software Version 23.1 behoben.