Nein, die 64b/66b Header-Bits sind nicht konform mit dem IEEE802.3ae-Standard bei der Verwendung von Enhanced PCS mit Basismodus in der L-Tile/H-Tile Transceiver nativen PHY Intel® Stratix® 10 FPGA IP und Transceiver Native PHY Intel® Arria® 10/Cyclone® 10 FPGA IP.
Der IEEE802.3ae-Standard erfordert, dass der Header zuerst LSB gesendet und empfangen wird, wobei das Steuerungsbit auf Bit[0] gesetzt ist.
Stattdessen werden die Header-Bits zuerst als MSB gesendet, wenn sie in der nativen L-Tile/H-Tile Transceiver PHY Intel® Stratix® 10 FPGA IP und Transceiver Native PHY Intel® Arria® 10/Cyclone® 10 FPGA IP im erweiterten PCS mit Basismodus verwendet werden.
Die native L-Tile/H-Tile Transceiver PHY Intel® Stratix® 10 FPGA IP und Transceiver Native PHY Intel® Arria® 10/Cyclone® 10 FPGA IP sind vollständig konform mit dem IEEE802.3ae-Standard, wenn sie im 10Gbase-R-Modus konfiguriert werden.
Um dieses Problem im erweiterten PCS mit dem Basismodus zu beheben, können Sie Folgendes implementieren:
- Für die Übertragungsrichtung: Verzögern Sie die tx_ parallel_data um einen Taktzyklus in Bezug auf die tx_control Daten.
- Für die Empfangsrichtung: Verzögern Sie die rx_control Daten um einen Taktzyklus in Bezug auf die rx_data.
Sie können sich als Beispiel auf den folgenden Code beziehen.
Dieses Problem hat keine Auswirkungen auf die IEEE802.3ae-Einhaltung von Intel Transceiver-Protokoll-IPs, die keine erweiterten PCS mit Basismodus verwenden.