Artikel-ID: 000094227 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.06.2025

Kritische Warnung (332049): Ignorierte create_generated_clock bei altera_emr_unloader.sdc(14): Argument <targets> ist eine leere Sammlung</targets>

Umgebung

    Intel® Quartus® Prime Standard Edition
    Fehlermeldungs-Registerentlader Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Standard Edition Software Version 22.1 kann diese kritische Warnung angezeigt werden, wenn Sie die Fehlermeldungs-Register-Entlade-IP verwenden.

Sie sehen auch einen uneingeschränkten Takt, der im Bericht "Uneingeschränkte Pfade" im Timing Analyzer gemeldet wird, wie unten gezeigt, wenn Sie die IP für die Entlader des Fehlermeldungsregisters verwenden. Dies ist auf die Einschränkung in altera_emr_unloader.sdc zurückzuführen, mit der dieses Problem nicht behoben werden konnte.

*|altera_emr_unloader:emr_unloader_component|current_state. STATE_CLOCKHIGH

Lösung

Gehen Sie folgendermaßen vor, um dieses Problem in der Quartus® Prime Standard Edition Software Version 22.1 zu umgehen:

  1. Kommentieren Sie in der Datei altera_emr_unloader.sdc Zeile 14 aus.
  2. Fügen Sie der Datei altera_emr_unloader.sdc die create_generated_clock-Einschränkung hinzu. Zum Beispiel:

create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_pins {*|alt_fault_injection_component|alt_fi_inst|*oszillator|clkout}] [get_keepers { *|emr_unloader_component|current_state. STATE_CLOCKHIGH}]

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Standard Edition-Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
เอฟพีจีเอ Intel® Cyclone® 10 GX

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