Artikel-ID: 000094086 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.04.2024

Warum gibt es Timing-Verstöße auf den *pld_fpll_shared_direct_async_out_hioint[2] Taktdomänen innerhalb des Agilex™ 7 Geräts F-Tile PMA/FEC Direct PHY Multirate FPGA IP?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Schnittstellen
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit dem Agilex™ 7 Gerät F-Tile PMA/FEC Direct PHY Multirate FPGA IP in der Quartus® Prime Pro Edition Software Version 22.4 und früher, kann es bei den folgenden Taktübertragungen zu Timing-Verstößen kommen:

    Ab Uhr:
    *_auto_tiles|*__reset_controller_src_divided_osc_clk

    Um zu takten:
    *_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

    Lösung

    Verstöße zwischen diesen Taktdomänen sind ungültig und können mit einem set_false_path Befehl vermieden werden.

    Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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