Dieser Fehler wird möglicherweise im Schritt "Unterstützte Logikgenerierung" angezeigt, wenn der F-Tile PMA/FEC Direct PHY PMA Interface Width=10 und den F-Tile Interface FIFO=Phase Compensation-Modus festlegen Intel® FPGA IP. Gemäß Tabelle 24. PMA Direct Mode Support in der F-Tile-Architektur und PMA und FEC Direct PHY IP Benutzerhandbuch, wenn PMA modulation=NRZ, PMA mode=FGT, Clocking Mode=PMA Clocking, Double width/Single Width=SW, PMA Interface Width=10 und F-tile Interface FIFO im Register-Modus sein sollte.
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.4 und früher, wird keine Fehlermeldung generiert, wenn Sie diese Einstellung im F-Tile PMA/FEC Direct PHY Intel FPGA IP.
Dieses Problem wurde in der Intel® Quartus® Prime Pro Edition Software Version 23.2 behoben.