Warum behaupten die AM_LOCK und RX_PCS_READY nicht, wenn sie die Nicht-PTP E-Kachel-Ethernet-IP für Intel Agilex® 7 FPGA 100GE MAC+PCS mit optionalem RS-FEC (528.514) Simulationsdesignbeispiel mit deaktiviertem sim_mode simulieren?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.4 und früher, wird bei der Simulation AM_LOCK und RX_PCS_READY für die folgende Konfiguration von Nicht-PTP E-Kachel-Ethernet-IP für Intel Agilex® FPGA 100GE MAC+PCS mit optionalem RS-FEC Simulationsdesign-Beispiel nicht geltend. Das Problem tritt auf, wenn der sim_mode Parameter für E-Tile Hard IP for Ethernet Intel® FPGA IP (nicht der Standardwert) wie folgt geändert wird:

parameter sim_mode = "disable";

Konfiguration:

1. Im Register IP:
   1. Setzen Sie Single 100GE mit optionalem RSFEC oder 100GE oder 1 zu 4 Kanal 10GE/25GE mit optionalem RSFEC und PTP als Core-Variante.
   2. Stellen Sie den 100GE-Kanal beim Start als aktive Kanäle ein, wenn Sie 100GE oder 1 bis 4 Kanal 10GE/25GE mit optionalem RSFEC und PTP als Kern-Variante wählen.
   3. Aktivieren Sie RSFEC , die RS-FEC-Funktion zu verwenden.

      Hinweis: Die RS-FEC-Funktion ist nur verfügbar, wenn Sie 100GE oder 1 bis 4 Kanal 10GE/25GE mit optionalem RSFEC und PTP als Core-Variante wählen.

2. Unter der Registerkarte 100GE:
   1. Setzen Sie 100G als Ethernet-Rate.
   2. Setzen Sie MAC+PCS als Select Ethernet IP Layers , um die MAC und PCS Layer oder MAC+PCS+(528,514)RSFEC/MAC+PCS+(528.514) RSFEC zu instanziieren, um MAC und PCS mit RS-FEC-Funktion zu instanziieren.

Um den sim_mode Parameter für E-Tile Hard IP for Ethernet Intel® FPGA IP korrekt zu deaktivieren, übernehmen Sie die folgenden Änderungen:

Für Design ohne AN/LT:

1. Öffnen Sie <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

2. Nach der Signaldeklaration kopieren und fügen Sie die folgende Zeile ein:

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap. LOG2_MRK = 10;

Für Designs mit AN/LT:

1. Ändern Sie den Wert "Link Fall Inhibit Time" im IP-Parameter auf 2000, wie im folgenden Screenshot gezeigt:

2. Klicken Sie auf HDL generieren.

3. Ändern Sie die oben angegebenen Änderungen an <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv .

Führen Sie nach Abschluss der Änderungen die Simulation aus, wie im Benutzerhandbuch beschrieben.

Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben werden.