Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.1 kann die Phasenregelschleife (PLL) nicht auf der obersten Unterbank instanziiert werden, wenn PHY Lite für parallele Schnittstellen Agilex™ 7 FPGA IP verwendet wird.
Um dieses Problem zu umgehen, kann der differentielle Referenztakteingang in der unteren Unterbank mit einem Pin-Index von 34-35 oder 36-37 instanziiert werden.
Während ein einzelner Referenztakteingang nur in der unteren Unterbank bei einem Pin-Index von 34 oder 36 instanziiert werden kann.
Wenn Sie die Referenztakteingabe in der oberen Subbank instanziieren müssen, müssen Sie der Quartus® Prime Pro Edition Softwareeinstellungsdatei ( .qsf) die folgende Zuweisung hinzufügen:
- set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst
Dieses Problem wurde ab Version 23.2 der Quartus® Prime Pro Edition Software behoben.