Artikel-ID: 000093930 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.04.2023

Warum steckt tx_ready niedrig, wenn die F-Tile PMA/FEC Direct PHY Multirate-Intel® FPGA IP verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • L-Tile H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie die F-Tile PMA/FEC Direct PHY Multirate-Intel® FPGA IP mit aktiviertem Fiber Channel RSFEC verwenden, sehen Sie möglicherweise , dass tx_ready niedrig feststecken, nachdem tx_reset ausgelöst wurden.

    Lösung

    Obwohl der Ausrichtungsmarker nicht benötigt wird, wenn RSFEC mit Fiber Channel-Modus verwendet wird. Sie müssen weiterhin tx_am_gen_2x_ack geben, indem Sie tx_clkout Zyklen durchführen, um den SRC-Handshake abzuschließen. Dann geht tx_ready hoch, nachdem der Handshake abgeschlossen ist. Dieser Hinweis wird in einer weiteren Version der F-Kachelarchitektur und des PMA und FEC Direct PHY IP Benutzerhandbuch aktualisiert.

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    Intel® Agilex™ FPGAs und SoC FPGAs

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