Artikel-ID: 000093638 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 06.05.2024

Warum schlägt die F-Tile JESD204C Agilex™ 7 FPGA IP-Designbeispielgeneration fehl, wenn die Datenrate zwischen 16,3 Gbit/s und 17,1 Gbit/s liegt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.4 kann es zu einem Fehler bei der Generierung von F-Tile JESD204C Agilex™ 7 FPGA IP Design Example kommen, wenn die Datenrate zwischen 16,3 Gbit/s und 17,1 Gbit/s für alle PMA-Geräte der Geschwindigkeitsklasse liegt.

    Die Ursache für dieses Problem ist eine interne Phasenregelschleife (PLL), die auf den falschen Modus eingestellt ist.

    Lösung

    Es gibt keine Problemumgehung.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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