Artikel-ID: 000093528 Inhaltstyp: Errata Letzte Überprüfung: 06.05.2024

Warum schlägt die F-Tile JESD204B Agilex™ 7 FPGA IP-Designbeispielgenerierung fehl, wenn die Datenrate zwischen 16,3 Gbit/s und 17,1 Gbit/s liegt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.4 und früher kann es zu einem Fehler bei der Generierung von F-Tile JESD204B Agilex™ 7 FPGA IP Design Example auftreten, wenn die Datenrate zwischen 16,3 Gbit/s und 17,1 Gbit/s für alle Geräte der PMA-Geschwindigkeitsklassen liegt.

    Die Ursache für dieses Problem ist, dass eine interne Phasenregelschleife (PLL) im falschen Modus ausgewählt wird.

    Lösung

    Es gibt keine Problemumgehung.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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