Artikel-ID: 000093339 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 15.11.2023

Warum scheitert die RTL-Simulation mit PHY Lite für parallele Schnittstellen Intel Agilex® 7 FPGA IP?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.4 können die folgenden Fehler angezeigt werden, wenn Sie den PHY Lite für parallele Schnittstellen Intel Agilex® 7 FPGA IP mit Eingangsrichtung der Datenpins in der Gruppe simulieren.

    [6625000000] Group0 -- LESEN, #0 wiederholen, #0 übertragen: Erwartet: e0f0e3203e0f0e32 vs. Tatsächlich: xxxxxxxx0000xxxx
[6630000000] Group0 -- LESEN, #0 wiederholen, #1 übertragen: Erwartet: e07871901e078719 vs. Tatsächlich: xxxxxxxxxxxxxxxx

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die Einstellung des Pin-Typs in den bidirektionalen Modus, um die PHYlite-Simulation korrekt auszuführen.

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 23.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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