Artikel-ID: 000093319 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.10.2023

Warum weist das F-Tile Ethernet Intel® FPGA Hard IP Designbeispiel Wiederherstellungszeitfehler auf, wenn die deterministische Latenzmessung aktiviert ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.4 für die F-Tile Ethernet Intel® FPGA Hard IP kann es zu einem Fehler beim Wiederherstellungszeitpunkt kommen, wenn die Option "Deterministische Latenzmessung" aktiviert ist und ein Beispieldesign generiert wird.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie den folgenden Code in die Datei eth_f_ip.sdc ein:

    eth_f_constraint_net_delay *\

    *latency_measure_inst|async_pulse_gen_inst|async_pulse* \

    2.2ns 1 0 0 0 1

    eth_f_constraint_net_delay *\

    *latency_measure_inst|async_pulse_gen_inst| cnt[*] \

    2.2ns 1 0 0 0 1

    Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.

    s

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.