Artikel-ID: 000093304 Inhaltstyp: Konnektivität Letzte Überprüfung: 15.11.2023

Warum sehe ich eine Einschränkung der Referenztaktposition mit dem ASIC Proto I/O-Standard in PHY Lite für parallele Schnittstellen Intel Agilex® 7 FPGA IP?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite für parallele Schnittstellen Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in Intel® Quartus® Prime Pro Edition Sofware Version 22.4 kann der PHY Lite für parallele Schnittstellen Intel Agilex® 7 FPGA IP-Lanes nicht mit dem Referenztakt geteilt werden, wenn der ASIC Proto I/O-Standard verwendet wird.

    Lösung

    Um dieses Problem in Intel® Quartus® Prime Pro Edition Software Version 22.4 zu umgehen, geben Sie die Position des Referenztakts entweder mit Intel® Quartus® Prime Pro Edition Pin Planner oder Intel® Quartus® Prime Pro Edition Zuweisungseditor an.

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 23.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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