Warum gibt es Funktionsausfälle, wenn in der Intel® Quartus® Prime Pro Edition Software Version 22.3 und älter einige Intel Agilex® FPGAs F-Series -4F Geräte verwendet werden?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 und früher können Funktionsfehler in Intel Agilex® FPGAs F-Reihe mit einer Geschwindigkeit von -4F auftreten. Dieses Problem tritt aufgrund einer Diskrepanz im Timing-Modell für einige dieser Geräte bei 0 °C auf.

Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.4 behoben.

Wenn sich Ihr Projekt noch in der Design-Phase befindet und Sie die Intel® Quartus® Prime Pro Edition Software Version 22.3 oder früher verwenden, oder wenn Sie Ihr Design nicht exportieren können. Migrieren Sie Ihr Design mit den nächsten Schritten auf die Intel® Quartus® Prime Pro Edition Software Version 22.4 oder neuer:

1. Öffnen Sie das ursprüngliche Projekt in der Intel® Quartus® Prime Edition Software 22.4 oder neuer. Klicken Sie auf Ja , wenn Sie aufgefordert werden, ein Projekt zu öffnen, das mit einer anderen Softwareversion erstellt wurde.
2. Fahren Sie mit dem Designprozess fort.

Wenn Sie auf die Intel® Quartus® Prime Pro Edition Software-Version 22.3 oder älter abzielen und Ihr Projekt abgeschlossen und in der Produktionsphase abgeschlossen ist, befolgen Sie die Schritte (1) bis (8):

1. Öffnen Sie das ursprüngliche Projekt auf der gezielten Intel Quartus Prime Pro Edition Software-Version.
2. Exportieren Sie die endgültigen Kompilierungsergebnisse Ihres Projekts, indem Sie auf "Projekt > Design exportieren" klicken und den letzten Snapshot auswählen.
3. Schließen Sie das Design.
4. Öffnen Sie das ursprüngliche Projekt in der Intel Quartus Prime Pro Edition Software Version 22.4 oder neuer, und klicken Sie auf Ja , wenn Sie aufgefordert werden, ein Projekt zu öffnen, das mit einer anderen Softwareversion erstellt wurde.
5. Klicken Sie auf "Project > Import Design " und geben Sie die endgültige Version der Datenbankdatei an. Aktivieren Sie die Überschreibung der Datenbanken bestehender Projekte, um frühere Ergebnisse zu entfernen.
6. Führen Sie eine Signoff-Timing-Analyse aus, indem Sie Processing > Start > Start Timing Analysis ausführen (Signoff)
   • Wenn das Design betroffen ist, treten neue Zeitgebungsprobleme auf. Fahren Sie mit Schritt (7) fort.
   • Wenn das Design die Timing-Analyse besteht, sind keine weiteren Schritte erforderlich.
7. Führen Sie eine vollständige Kompilierung Ihres Projekts aus, indem Sie auf Verarbeitung > Kompilierung starten klicken.
   • Wenn die Timing-Probleme gelöst wurden, sind keine weiteren Schritte erforderlich, und Sie sollten die neue Konfigurationsdatei verwenden.
   • Wenn im Design weiterhin Zeitgebungsprobleme auftreten, fahren Sie mit Schritt 8 fort.
8. Optimieren Sie Ihr Design, um den zeitlichen Ablauf zu schließen und Ihr Design neu zu kompilieren , bis die Timing-Anforderungen des Designs erfüllt sind.
   • In einigen Fällen kann die Kompilierung über mehrere Seeds hinweg den zeitlichen Abschluss erleichtern.