Die nativen L- und H-Tile Transceiver PHY Intel® Stratix® 10 IP-rx_pma_clkslip und rx_bitslip Funktionen können sowohl für die Transceiver RX Wortausrichtung auf den Intel® Stratix® 10 L-Tile und H-Tile Geräten verwendet werden.
Der rx_pma_clkslip Port wirkt auf die PMA (Physical Medium Attachment). Wenn der Deserializer bestätigt wird, springt der Deserializer entweder ein serielles Bit aus oder hält den seriellen Takt für einen Zyklus an, um die Wortausrichtung zu erreichen. Die angehaltenen Daten werden in die optionale Option eingespeist.
Der rx_bitslip Port wirkt auf die physische Codierungs-Unterschicht (PCS). Wenn die rx_parallel_data bestätigt wird, verrutscht bei jedem positiven Rand der rx_bitslip-Eingabe 1 Bit. Das Abrutschen des Bits sieht man an der Ausgabe des Geräts.
Bei Verwendung des Gehäuses kann es in der Regel im 40:66-Bit-Modus verwendet werden. Wenn Sie den rx_pma_clkslip Port verwenden, um Daten in der 40-Bit-Domäne anzuhalten, kann dies zu einem Mangel an der Wortausrichtung auf der 66-Bit-Domäne führen.
Verwenden Sie die native L- und H-Tile Transceiver-PHY-Intel® Stratix® 10-IP-rx_bitslip-Port für Transceiver-Konfigurationen, die einen Transceiver verwenden.