Im FASTSIM-Modus wird ein vereinfachtes, abstraktes PMA-Modell verwendet, um die Gesamtsimulationszeit für die F-Tile Avalon® Streaming Intel® FPGA IP für PCI Express zu verbessern.
Die folgenden Fehler- und Warnmeldungen werden im FASTSIM-Modus erwartet, wenn sie mit Synopsys-Verifizierungs-IP simuliert werden.
Dies ist darauf zurückzuführen, dass die PHY-Kalibrierung in der Simulation umgangen wird. Es ist sicher, die Fehler- und Warnmeldungen zu ignorieren.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sv asciilog/vcs/pciesvc_serdes.sv(242) @ 382510.54 7 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_14] : Neue halbe Min-Bit-Zeit gesehen (0,062500, jetzt 0,048750 ns) – SERDES freigeschaltet.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sv asciilog/vcs/pciesvc_serdes.sv(242) @ 519982.547 ns: uvm_test_top.secondary_tests_1.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_1]: Neue halbe Bitzeit von 0,062500, jetzt 0,048750 ns) – SERDES freigeschaltet.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sv asciilog/vcs/pciesvc_serdes.sv(242) @ 508334.5 47 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_4] : Neue halbe Min-Bit-Zeit gesehen (0,062500, jetzt 0,048750 ns) – SERDES freigeschaltet.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sv asciilog/vcs/pciesvc_serdes.sv(242) @ 389018.547 ns: uvm_test_top.secondary_tests_3.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3]: Neue halbe Bitzeit von 0,062500, jetzt 0,048750 ns) – SERDES freigeschaltet.
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sv asciilog/vcs/pciesvc_serdes.sv(242) @ 510328.ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : Neue halbe Min-Bit-Zeit gesehen (0,062500, jetzt 0,048750 ns) – SERDES freigeschaltet.
Es ist nicht geplant, die Fehler- und Warnmeldungen zu beheben.