Artikel-ID: 000092820 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.05.2024

Warum ist der Wert der Fertigstellungsdaten für das CFGRd TLP-Ziel zum Upstream-Port in der Simulation immer Null, wenn die skalierbare Switch-FPGA-IP für PCI Express verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.3 und früher sind die Fertigstellungsdaten für das CFGRd-Ziel im swith Upstream-Port-Konfigurationsbereich in der Simulation immer Null.

    Lösung

    Um dieses Problem zu umgehen, bearbeiten Sie das Pfadverzeichnis der Memory Initialization File (MIF) in Dateien manuell mit den folgenden Schritten:

    1. Öffnen Sie die Datei <project_directory>/ip/switch_upstream_port/switch_upstream_port_intel_pcie_sep_ptile_top_0/synth/switch_upstream_port_intel_pcie_sep_ptile_top_0.v.
    2. Ändern Sie die. MIF_DIRECTORY-Parameter mit dem Projektpfad und dem MIF-Speicherort an, z. B.:

    . MIF_DIRECTORY ("<project_directory>/ip/switch_upstream_port/ switch_upstream_port_intel_pcie_sep_ptile_top_0/intel_pcie_sep_ptile_top_211/synth/sep/mif"),

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    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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