Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 gibt es ein Problem in den RTL-Codes der F-Tile CPRI PHY Intel® FPGA IP Design Example Datei cpriphy_ftile_hw.v. Das Reset-Statussignal, das vom Reset-Release-Intel® FPGA IP ninit_done , ist nicht mit den F-Tile CPRI PHY Intel FPGA IP Reset-Ports verbunden. Daher wird das Reset-Signal während des Hardwarelaufs nicht wirksam.
Sie können das ninit_done- und init_done Signal zu i_reconfig_reset, i_rest_n, i_tx_rst_n und i_rx_rst_n in cpriphy_ftile_hw.v-Datei unter dem Modul dut_wrapper hinzufügen.
.i_reconfig_reset (i_reconfig_reset | ninit_done), //aktiv hoch
.i_rst_n (i_rst_n[cpriphy_inst] und init_done ),
.i_tx_rst_n (i_tx_rst_n[cpriphy_inst] und init_done ),
.i_rx_rst_n (i_rx_rst_n[cpriphy_inst] und init_done ),
Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.4 behoben.