Warum können die F-Tile PMA und FEC Direct PHY Multirate Intel® FPGA IP in der Simulation das tx/rx_reset_ack Signal nicht durchsetzen?

Der F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP Benutzerhandbuch Version: 2022.09.26 und früher fehlt die Simulationstaktanforderung für das Nios® CPU-Subsystem.

Wenn der in Tabelle 7 angegebene Frequenzbereich . Taktsignale werden für den i_cpu_clk Eingang befolgt; Die IP in der Simulation kann die TX/ rx_reset_ack nicht bestätigen, nachdem TX/rx_reset bestätigt wurde.

• Frequenz von 100 bis 250 MHz, wenn ECC-Schutz aktivieren deaktiviert ist.
• Frequenz von 100 bis 200 MHz, wenn ECC-Schutz aktivieren aktiviert ist.

Nur für Simulationszwecke verbinden Sie den i_cpu_clk-Pin der F-Tile Dynamic Reconfiguration Suite-Intel® FPGA IP mit einem 100-GHz-Takt. Dadurch wird die F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP Simulation beschleunigt und tx/rx_reset_ack werden korrekt bestätigt.

Es ist keine Hardware-Lösung für dieses Problem geplant. Im Benutzerhandbuch wird die Anforderung an Simulationstaktsignale erwähnt.