Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 sehen Sie möglicherweise eine nicht trainierte Uhr, die vom Taktteiler im Timing Analyzer abgeleitet ist, wenn Sie F-Tile Avalon® Streaming Intel® FPGA IP für PCI Express IP verwenden, wenn mehrere F-Tiles aktiviert sind und die Clock-Tiles-Optionin der GUI als Clock Divider-Modus konfiguriert ist.
Um dieses Problem zu beheben, ändern Sie die F-Tile Avalon® Streaming Intel® FPGA IP für PCI Express IP .sdc wie folgt:
Beispiel:
create_generated_clock -name adapter_clk -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks adapter_clk]
Ändern Sie zu:
create_generated_clock -source *| hdpldadapt_rx_chnl_5 |pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg]
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 22.4 behoben.