Viele In-System-Debugging-Tools, wie z. B. der Signal Tap Logic Analyzer, die In-System Sources and Probes oder der Nios® II Debugger, verwenden die JTAG-Schnittstelle in Altera® FPGAs. Die Quartus® Prime Software generiert automatisch die Pins für altera_reserved_tck, altera_reserved_tms, altera_reserved_tdi und altera_reserved_tdo für ein Design, das ein JTAG-zugängliches Modul verwendet. Aus diesem Grund kennzeichnet der Timing-Analyzer diese Signale als uneingeschränkt, wenn ein Bericht über den uneingeschränkten Pfad generiert wird.
Sie können die JTAG-Signale einschränken, indem Sie die SDC-Befehle der Vorlage JTAG Signal Constraints anwenden.
Gehen Sie in der Quartus® Prime-GUI zu Datei > neuen > Synopsys Design Constraints File. Klicken Sie dann im Texteditor auf Vorlage einfügen und wählen Sie dann Timing Analyzer > SDC Cookbook > JTAG Signal Constraints aus.
Passen Sie die Einschränkungen in der Vorlage nach Bedarf an, wo angegeben. Speichern Sie die neue SDC-Datei, fügen Sie sie Ihrem Projekt hinzu, und kompilieren Sie sie.