Aufgrund eines Fehlers in der Intel® Quartus® Prime Pro Edition Softwareversion 22.3 und früher kann ein Logikgenerierungsfehler angezeigt werden, wenn Sie die F-Tile PMA/FEC Direct PHY Intel® FPGA IP als FGT, System PLL Clocking Mode, einfache Breite, 16-Bit-PMA-Schnittstelle konfigurieren.
Der Intel Quartus Logikgenerierungsfehler enthält Folgendes:
Fehler(21843): sys_clk_src == SYS_CLK_SRC_XCVR
Fehler(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
Fehler(21843): tx_en == TRUE
Fehler(21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP
Fehler(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
Fehler(21843): tx_xcvr_width == TX_XCVR_WIDTH_16
Um diesen Fehler zu umgehen, führen Sie die folgenden Schritte aus:
1. Öffnen Sie die Datei *.tlg.rpt im Ordner output_files
2. Suchen Sie nach "bb_f_ehip_tx" und "bb_f_ehip_rx" im Abschnitt "Logic Generation Tool IP Parameter Settings Report" der .tlg.rpt-Datei und kopieren Sie die mit bb_f_ehip_tx und bb_f_ehip_rx verknüpften Pfade.
Die beiden jeweiligen Werte sehen in etwa wie im folgenden Beispiel aus:
fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit
fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit
3. Fügen Sie die folgenden beiden Quartus-Einstellungsdatei-Zuweisungen (QSF) hinzu, wobei das Feld <Wert> die beiden in Schritt 2 kopierten Pfade darstellt
set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>
set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>
Die vollständige QSF-Zuweisung sieht in etwa wie im folgenden Beispiel aus:
set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit
set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit
4. Speichern Sie die QSF und kompilieren Sie das Design.
Dieses Problem wird in einer zukünftigen Version der Intel® Quartus Prime Pro Edition Software behoben.