Warum können F-Tile-Referenz- und System-PLL-Takte bei bestimmten Frequenzen Intel® FPGA IP nicht gesperrt werden?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition-Softwareversionen 22.2 und früher kann es vorkommen, dass die F-Tile-Referenz- und System-PLL-Taktfrequenzen nicht gesperrt werden Intel® FPGA IP bei:

• 999,9 MHz, wobei die Referenztaktfrequenz auf 323,2 MHz festgelegt ist.
• 506,88 MHz, wobei die Referenztaktfrequenz 245,76 MHz beträgt.

Um dieses Problem zu umgehen, müssen Sie die folgenden Schritte ausführen:

1. Doppelklicken Sie im Projektnavigator auf die OPN (Bestellnummer).
2. Klicken Sie im Popup-Fenster auf die Schaltfläche "Geräte- und Pin-Optionen".
3. Ändern Sie in der Kategorie "Allgemein" den Parameter "Konfigurationstaktquelle" von "Interner Oszillator" in:

• 100 MHz OSC_CLK_1-Pin oder
• 125 MHz OSC_CLK_1-Pin

4. Kompilieren Sie das Design neu.
5. Stellen Sie einen externen Referenztakt mit der richtigen Frequenz für den OSC_CLK_1 Pin bereit. Die "OSC_CLK_1"-Pin-Position finden Sie in den Schaltplänen Ihres Entwicklungskits.

Hinweis: Für Intel Agilex® F-Tile-Geräte mit OPNs, die mit dem Suffix VR0, VR1 und VR2 enden, müssen Sie Intel® Quartus® Prime Programmer Version 21.4 verwenden, damit die oben genannten Problemumgehungen funktionieren.