Artikel-ID: 000092666 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.09.2023

Warum schlägt die vollständige Kalibrierungssimulation des IP-Beispieldesigns für externe Speicherschnittstellen (EMIF) fehl?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® FPGA Simulationstools
    Externe Speicherschnittstellen Intel® Cyclone® 20 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der External Memory Interfaces (EMIF) IP kann die Simulation des Beispieldesigns fehlschlagen, wenn Sie den Kalibrierungsmodus auf "Vollständige Kalibrierung" einstellen.

Lösung

Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

  1. Öffnen Sie die Datei <Pfad zum generierten Beispieldesign>/sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_261/sim/ed_sim_emif_cal_altera_emif_cal_iossm_261_*_arch.sv.
  2. Suchen Sie die tennm_iossm Instanziierung in der Datei.
  3. Ändern Sie den Wert des Parameters iossm_use_model in 0 , oder fügen Sie einen neuen Parameter-iossm_use_model mit dem Wert 0 hinzu, wenn dieser Parameter nicht vorhanden ist.
    • Der Parameterabschnitt von io_ssm sollte nun wie folgt aussehen:

      tennm_iossm # (
      .gpt_ver (SEQ_GPT_GLOBAL_PAR_VER),
      .nios_ver (SEQ_GPT_NIOS_C_VER),
      .col_id (SEQ_GPT_COLUMN_ID),
      .num_iopacks (SEQ_GPT_NUM_IOPACKS),
      .pt_size (SEQ_GPT_PARAM_TABLE_SIZE),
      .cal_config (SEQ_GPT_GLOBAL_CAL_CONFIG),
      .slave_clk_divider (SEQ_GPT_SLAVE_CLK_DIVIDER),
      .nios_clk_freq (REMAP_SEQ_GPT_NIOS_CLK_FREQ_KHZ),
      .skip_steps (REMAP_SEQ_GPT_GLOBAL_SKIP_STEPS),
      .parameter_table_hex_file (REMAP_IOSSM_GPT_HEX_FILENAME),

      .abstract_phy ("false"),
      .iossm_sim_clk_period_ps (IOSSM_SIM_NIOS_PERIOD_PS),
      .nios_calibration_code_hex_file (IOSSM_CODE_HEX_FILENAME),
      .iossm_use_model (0)
      ) io_ssm (

  4. Starten Sie die Simulation erneut.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe

1

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.