Artikel-ID: 000092654 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.11.2022

Kann DCLK bei Verwendung von FPP- und PS-Konfigurationsschemata auf Intel® Cyclone® 10 LP jederzeit vor oder während des hoch gehenden NSTATUS von hoch auf niedrig umschalten?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Im Intel® Cyclone® 10 LP Core Fabric und General Purpose I/Os Handbuch Abbildung 102. "FPP Configuration Timing Waveform" und Abbildung 104. "PS Configuration Timing Waveform": Es gibt eine mindeste Zeit für tST2CK-Spezifikationen, wie lange von einem nSTATUS hoch wird, bis sie den ersten ansteigenden Rand auf DCLK zugelassen haben.  Dies besagt, dass DCLK für diese Mindestdauer niedrig sein muss (tST2CK), bevor der nSTATUS hoch wird.

Lösung

Vor der Konfiguration kann DCLK nicht von niedrig nach hoch umschalten, bevor der nSTATUS hoch ist. Sobald der nSTATUS hoch ist, muss DCLK für eine in der tST2CK-Spezifikation definierte Mindestdauer niedrig bleiben.

Wenn sich DCLK bereits in einem hohen Zustand befindet, bevor der nSTATUS hoch wird, kann es von hoch auf niedrig umstiegen werden, sofern die tST2CK-Spezifikation erfüllt ist.

 

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Intel® Cyclone® 10 Düşük Güç FPGA

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