Aufgrund eines Problems in E-Tile Hard IP for Ethernet und E-Tile CPRI PHY Intel® FPGA IP Benutzerhandbuch sehen Sie, wenn Sie die externe Hard-Reset-Sequenz mit aktiviertem AN/LT befolgen, dass i_tx_pll_locked niedrig bleibt, wenn i_csr_rst_n=1'b0.
Um dieses Problem zu umgehen, lassen Sie i_csr_rst_n nach dem ninit_done los, ohne auf i_tx_pll_locked = 1'b1 zu warten.
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