Artikel-ID: 000092533 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.08.2023

Warum sehe ich, dass mem_reset_n und mem_cke Assertion nicht der JEDEC-Spezifikation bei Intel® Arria®10 FPGA DDR4, DDR3 IP EMIF IP Simulation entspricht?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Möglicherweise wird bei der Simulation die Verletzung des DDR4- und DDR3-Initialisierungssequenz-Timings angezeigt, wenn die JEDEC-Spezifikation 500us definiert.

    Lösung

    Dies dient dazu, die Simulationszeit zu verkürzen und die eigentliche Hardware folgt der JEDEC-Spezifikation.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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