Warum sehe ich einen Fehler bei der Verwendung des Xcelium* Simulators bei der Simulation eines Nicht-AXI F-tile SDI II Intel® FPGA IP Designbeispiels im VHDL-Dateiformat?

Bei der Simulation eines Nicht-AXI F-Tile SDI II Intel® FPGA IP Designbeispiels im VHDL-Dateiformat mithilfe des Xcelium-Simulators werden möglicherweise die folgenden Fehlermeldungen wie unten angezeigt:

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.VHD,751): Der Verilog-Port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) der Moduseingabe erfordert eine Zuordnung im impliziten Zuordnungsaspekt.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): Der Verilog-Port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) der Moduseingabe erfordert eine Assoziation im impliziten Map-Aspekt.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): Der Verilog-Port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) der Moduseingabe erfordert eine Assoziation im impliziten Map-Aspekt.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.VHD,751): Der Verilog-Port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) der Moduseingabe erfordert eine Assoziation im impliziten Map-Aspekt.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): Der Verilog-Port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) der Moduseingabe erfordert eine Zuordnung im impliziten Map-Aspekt.
• XMelaB: *e,Cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): Instanz 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_base_profile' der Designeinheit 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' ist in 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa nicht aufgelöst: Modul'.
• XMELAB: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): Instanz 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1' der Designeinheit 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' ist in 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa nicht aufgelöst: Modul'.

Dieses Problem tritt auf, weil einige Ports fehlen, wenn der F-Tile PMA/FEC Direct PHY Multirate Intel® FPGA IP in das F-Tile SDI II Intel FPGA IP Designbeispiel integriert wird.

Dieses Problem wurde ab Version 22.4 der Intel® Quartus® Prime Pro Edition Software behoben.