Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 schränken die für die F-Tile Ethernet Intel® FPGA Hard IP generierten SDC-Dateien die o_clk_rec_div - und o_clk_rec_div64-Ports nicht ordnungsgemäß ein. Diese unsachgemäßen Einschränkungen können bei der Verwendung dieses geistigen Eigentums (IP) zu Funktionsfehlern führen.
Die richtige Frequenz für o_clk_rec_div64 (in den Zeitgebungsberichten als rx_clkout angezeigt) beträgt 161,1328125 MHz für 10G- und 40G-Designs und 402,83203125 MHz oder 415,0390625 MHz für andere Raten.
Die richtige Frequenz für o_clk_rec_div (in den Zeitgebungsberichten als rx_clkout2 dargestellt) beträgt 156,25 MHz für 10G, 312,5 MHz für 40G-Designs und 390,625 MHz für andere Raten.
Um dieses Problem zu umgehen, ist es möglich, die Einschränkungen auf IP-Ebene zu überschreiben, indem Sie neue Taktperiodeneinschränkungen in der Synopsys Design Constraints (SDC)-Datei des Projekts der obersten Ebene definieren.
Im folgenden Beispiel werden die Takte * rx_pld_pcs_clk_ref und *rx_user_clk_ref überschrieben, sodass rx_clkout - und rx_clkout2 Frequenzen sauber abgeleitet werden.
Diese Uhren sind die Hauptuhren für rx_clkout und rx_clkout2.
- Set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- Set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.4 behoben.