Artikel-ID: 000092450 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.08.2023

Warum kann mein Multi-Instanz-Designbeispiel für das F-Tile Ethernet Intel® FPGA Hard IP intermittierend keine Verbindung herstellen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 ist die Reset-Logik für das Multi-Instanz-Designbeispiel für das F-tile Ethernet Intel® FPGA Hard IP nicht richtig implementiert. Dies führt zu zeitweiligen Verbindungsausfällen beim ersten Aufrufen des Entwurfsbeispiels. Dieses Problem besteht für alle Multi-Instanz-Designbeispiele, unabhängig von der IP-Variante.

    Lösung

    Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

    1. Navigieren Sie zum Verzeichnis <Designbeispielname>/hardware_test_design/ .
    2. Öffnen Sie die eth_f_hw.v-Datei. Dies ist die oberste Ebene des Designbeispiels.
    3. Ändern Sie die folgende Zeile:

    VON:

    zuweisen rst_n[i] = arst;

    AN:

    zuweisen rst_n[i] = source_rst_n;

    1. Kompilieren Sie das Designbeispiel.

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 22.4 behoben.

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    Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe

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