Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 beschränken die für die F-Kachel-Ethernet-Multi Intel® FPGA IP rate generierten .sdc-Dateien die o_clk_rec_div und o_clk_rec_div64 Ports falsch. Diese unsachgemäßen Einschränkungen können zu Funktionsausfällen bei der Verwendung dieses geistigen Eigentums (IP) führen.
Die korrekte Frequenz für o_clk_rec_div64 (die in den Zeitablaufsberichten als rx_clkout angezeigt wird) beträgt 161.1328125 MHz für 10G- und 40G-Designs und 402.83203125 MHz oder 415.0390625 MHz für andere Raten.
Die korrekte Frequenz für o_clk_rec_div (die in den Timing-Berichten als rx_clkout2 angezeigt wird) beträgt 156,25 MHz für 10G, 312,5 MHz für 40G-Designs und 390,625 MHz für andere Raten.
Um dieses Problem zu umgehen, ist es möglich, die IP-Level-Beschränkungen zu überschreiben, indem neue Taktzeitbeschränkungen in der Top-Level-Projektdatei Synopsys Design Constraints (SDC) definiert werden.
Im folgenden Beispiel werden die Taktfrequenzen *rx_pld_pcs_clk_ref und *rx_user_clk_ref überschrieben, sodass die Rx_clkout - und rx_clkout2-Taktfrequenzen sauber abgeleitet werden.
Diese Taktfrequenzen sind die Master-Taktfrequenzen für rx_clkout und rx_clkout2.
- festlegen clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- festlegen clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.
