Beschreibung
Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.3 kann dieser Fehler bei der Ausarbeitung mit dem Cadence* Xcelium* Simulator Version 21.09.003 auftreten. Der Fehler tritt auf, wenn eine von der Intel® Quartus® Prime Pro Edition Software EDA Netlist Writer generierte Verilog HDL-Netzlistendatei (.vo) nach dem Einpassen oder nach der Synthese als Verilog HDL-Datei kompiliert wird.
Lösung
Um dieses Problem zu umgehen, kompilieren Sie die .vo-Datei als SystemVerilog HDL-Datei, indem Sie dem Befehl xmvlog die Option -sv hinzufügen.
Dieses Problem soll in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition-Software behoben werden.