Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.1 schlägt die F-Tile PMA/FEC FPGA IP für Agilex™ 7 FPGA-Geräte während des Kompilierungsvorgangs fehl, wenn Sie die doppelte Breite mit PMA-Breite 16 aktivieren. Die folgenden Fehlermeldungen werden während der Logikgenerierungsphase angezeigt:
- Fehler (21843): Konflikt 0
- Fehler(21843): Regel: gdr_wrapper::topology_mapping_mux_rule @
- Fehler (21842): Support-Logik kann nicht generiert werden, da IP-Komponenten, die im Design verwendet werden, widersprüchliche Einstellungen aufweisen
- Fehler(21843): as.sw_topology != UX16E400GPTP_XX_DISABLED_XX_DISABLED || GDR.Z1577a.Topologie == UX16E400GPTP_XX_DISABLED_XX_DISABLED
- Fehler(21843): Regel:gdr_virtual_channel::topo_and_stream_down_to_maib_adapter_tx_and_rx_fifo_mode_and_width_rules@ gdr
- Fehler(21843): gdr.z1577a.topology !=UX16E400GPTP_XX_DISABLED_XX_DISABLED ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_de == FALSCH ||gdr.z1577a.u_e400g_top.e400g_stream15_sys_clk_src !=E400G_STREAM15_SYS_CLK_SRC_XCVR ||
gdr.z1577a.u_e400g_top.e400g_stream15_tx_aib_if_fifo_mode !=E400G_STREAM15_TX_AIB_IF_FIFO_MODE_REGISTER ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_excvr_if_fifo_mode !=E400G_STREAM15_TX_EXCVR_IF_FIFO_MODE_PHASECOMP ||
gdr.z1577a.u_e400g_top.e400g_stream15_tx_primary_use !=E400G_STREAM15_TX_PRIMARY_USE_DIRECT_BUNDLE ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_xcvr_width innerhalb von {E400G_STREAM15_TX_XCVR_WIDTH_10,E400G_STREAM15_TX_XCVR_WIDTH_20,E400G_STREAM15_TX_XCVR_WIDTH_32} - Fehler(21843): as.sw_topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
- Fehler(21843): user.bb_f_ehip_tx[0] ->MAC_LOOPBACK. PCSMAC.fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx
- Fehler(21843): is_used == TRUE-Fehler(21843): Standort == E400G_25G_15
- Fehler(21843): sys_clk_src== SYS_CLK_SRC_XCVR
- Fehler(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
- Fehler(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
- Fehler(21843): tx_xcvr_width == TX_XCVR_WIDTH_16
Dieses Problem tritt auf, weil die F-Tile PMA/FEC FPGA IP PMA width = 16 nicht unterstützt, wenn sie sich im Modus mit doppelter Breite befindet.
Um dieses Problem zu umgehen, generieren Sie die F-Tile PMA/FEC FPGA IP nicht mit PMA width = 16, wenn Sie sich im Modus mit doppelter Breite befinden.
Weitere Informationen zu unterstützten Konfigurationen finden Sie im Benutzerhandbuch F-Tile Architecture and PMA and FEC Direct PHY IP.