Artikel-ID: 000092261 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 22.02.2023

Warum tritt eine Verletzung der Mindest-Pulsbreite auf, wenn ein dediziertes Intel® Stratix® 10 oder Intel Agilex® 7 FPGA Geräte REFCLK_GXB Stiftkontakt verwendet werden, um die Kontaktstifte eines IOPLL zu takten?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software sehen Sie möglicherweise eine Verletzung der Mindest-Pulsbreite auf Ihrem PLL-Absclk-Pin , wenn Sie eine dedizierte REFCLK_GXB-Pin verwenden, um das Entleeren einer IOPLL zu takten.

    Das Ziel für die Verletzung der mindesten Pulsbreite ist in der Regel ~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

     

     

    Auflösung

    Um den Fehler zu vermeiden, fügen Sie die folgende Synopsys* Design Constraints File (.sdc)-Beschränkung hinzu:

    disable_min_pulse_width [pin get_cells ~inputFITTER_INSERTED_FITTER_INSERTED]

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Agilex™ 7 FPGAs und SoC-FPGAs

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