Artikel-ID: 000092261 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.08.2023

Warum liegt eine Verletzung der Mindestpulsbreite vor, wenn ein dedizierter Intel® Stratix® 10 oder Intel Agilex® 7 FPGA Geräte REFCLK_GXB Pin verwendet wird, um den Refclk einer IOPLL zu takten?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software kann es zu einer Verletzung der Mindestpulsbreite auf Ihrem PLL-Refclk-Pin kommen, wenn Sie einen dedizierten REFCLK_GXB-Pin verwenden, um den Refclk eines IOPLL zu takten.

    Das Ziel für die Verletzung der minimalen Pulsbreite ist in der Regel <refclk Pin name>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

    Lösung

    Um den Fehler zu vermeiden, fügen Sie die folgende Synopsys* Design Constraints File (.sdc) Einschränkung hinzu:

    disable_min_pulse_width [get_cells <Name des Refclk-Pins>~inputFITTER_INSERTED_FITTER_INSERTED]

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Agilex™ FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.