Beschreibung
Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 22.2 und früher kann dieser Fehler während der Kompilierung auf Designs mit aktiviertem Signal Tap und einer Instanz der Clock Control FPGA IP auftreten. Derzeit werden partitionsübergreifende Sektor-Gates nicht unterstützt.
Lösung
Um dieses Problem zu umgehen, ändern Sie die Einstellung Clock Enable Type im Clock Control FPGA IP-Parametereditor von Distributed Sector Level auf Root Level und kompilieren Sie neu.