Artikel-ID: 000092062 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.10.2022

Warum beeinträchtigt die Leistung in der Implementierungsrevision der teilweisen Neukonfiguration im Vergleich zur Basisrevision?

Umgebung

  • Intel® Quartus® Prime Design Software
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Im Vergleich zur Basisrevision sehen Sie möglicherweise eine Leistungsverschlechterung in der PR-Implementierungsrevision (Partial Reconfiguration), da in der PR-Implementierungsrevision die Platzierung und das Routing im statischen Bereich festgelegt sind. Dies beeinträchtigt die Flexibilität der Platzierung und des Routings in der PR-Region.

    Lösung

    Um den Leistungsverfalls in der PR-Implementierungsrevision zu reduzieren, führen Sie die folgenden Schritte durch:

    1. Stellen Sie sicher , dass die Peripherieressourcen nahe an der entsprechenden Logik platziert werden.
    2. Minimieren Sie die Anzahl der Signale zwischen Peripherieressourcen, die die PR-Region durchfahren.
    3. Für die restlichen Signale:
      • Fügen Sie genügend Pipelining-Register hinzu.
      • Erstellen Sie einen Grundriss für die Verbindungslogik, die die PR-Region kreuzt, so dass sie wie ein Kanal entlang der PR-Bereichsgrenze läuft.
    4. Schließen Sie den PR-Boundary Port Wire-LUT (Suffix ~IPORT/~OPORT) an der Seite der PR-Region ein, die mit der statischen Region verbunden ist. Stellen Sie außerdem sicher, dass sie sich nahe der Grenzen der PR-Region befindet.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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